Strukturgröße

Die Strukturgröße oder auch Strukturbreite (englisch process size) ist eine Größenangabe der Halbleitertechnik, Mikroelektronik und Nanoelektronik. Sie bezeichnet den Wert der kleinsten Struktur, die zuverlässig fotolithografisch hergestellt werden kann. Zur Bestimmung wird in der Regel das halbe Abstandsmaß (half pitch) einer periodischen Linienstruktur als Referenzstruktur genutzt. Daher wird sie auch als minimale Strukturgröße (englisch minimum feature size, MFS) bezeichnet. Die Längeneinheit hat üblicherweise das Symbol F, auch f, dies ist jedoch nicht standardisiert.

Der Begriff wird auch im Bereich der digitalen, optischen Speichermedien verwendet, meist für die Abmessungen der Lands und Pits von optischen Speichermedien wie CD, DVD und Blu-ray Disc. Auch bei der Nanotechnologie, die sich eher in einem physikalisch-technischen Kontext mit Strukturen bis hinauf zu 100 nm beschäftigt, wird der Begriff angewandt.

Bei den kleinsten auf einem Halbleiterträger (Wafer) erzeugten Strukturen handelt es sich üblicherweise um die Gate-Länge eines Metall-Isolator-Halbleiter-Feldeffekttransistors (MISFET). Sie wird in diesem Zusammenhang oft mit der Strukturgröße eines Herstellungsprozesses oder einer Technologie gleichgesetzt, dem sogenannten Technologieknoten, wenn man den Begriff auf das gesamte auf diese Strukturgröße ausgerichtete Herstellungsverfahren bezieht, z. B. 28-nm-Technologieknoten bzw. 28-nm-Technik. Da jedoch auch innerhalb eines Technologieknotens die kleinsten Strukturbreiten je nach Produkt um mehrere Prozent schwanken können, ist dieser Zusammenhang nicht korrekt. Auch ist der Umkehrschluss nicht zwangsläufig möglich, da mit der kontinuierlichen Verbesserung der Fertigungstechniken eines Technologieknotens es möglich wird, kleinere Strukturen zu fertigen. In der Praxis wird ein Schaltkreisentwurf aber nur stufenweise in Form eines Technologieknotens (Verkleinerung um den Faktor 0,7) oder Pseudo-Technologieknotens verkleinert. Bis in die späten 2000er Jahre war dies mit der Einführung neuer Fertigungstechniken verbunden, die es erst erlaubten, kleinere Strukturen zuverlässig zu fertigen. Ab dem 28-nm-Technologieknoten sowie der Einführung von FinFETs und anderen Transistordesigns ist diese Zuordnung schwerer bzw. unklar geworden.

(c) Matt Britt aus der englischsprachigen Wikipedia, CC BY-SA 3.0

Wichtige Eigenschaften von integrierten Schaltkreisen korrelieren mit der verwendeten Strukturgröße. Die wichtigsten sind:

• Packungsdichte der Transistoren: steigt quadratisch mit fallender Strukturgröße
• Kompaktheit einer Elementarzelle des ICs: Neben der Verkleinerung der Strukturen sind auch die Elementarzellen an sich kleiner geworden. Eine DRAM-Zelle im Jahr 1990 bestand aus zwei Transistoren und nahm etwa 50 F² Fläche ein, d. h. 200 µm² bei einer Strukturgröße von 2 µm. Heutzutage besteht sie aus einem Transistor und nimmt 6 F² Fläche^[1] ein, das entspricht ca. 0,144–0,128 µm² bei einer Strukturgröße von 22 nm^[2].
• Betriebsspannung: fällt mit fallender Strukturgröße
• Maximale Schaltfrequenz: steigt mit fallender Strukturgröße
• Verlustleistung pro Gatter und Schaltvorgang: fällt mit fallender Strukturgröße
• Robustheit betr. ionisierende Strahlung: fällt mit fallender Strukturgröße
• Langzeitkonstanz von Eigenschaften durch Elektromigration: fällt mit fallender Strukturgröße

Zusammen mit der Vergrößerung der Wafer-Größe bei der Halbleiterfertigung bildet die Verkleinerung der Strukturgröße die beiden Kernpunkte zur Reduzierung der Produktionskosten, der Erhöhung der Leistungsfähigkeit und der Geschwindigkeit von Halbleiterbausteinen.

Die Strukturgröße ist ein wichtiger Parameter, der zentral vom verwendeten Halbleiterprozess (CMOS, NMOS, TTL etc.) und dem dafür verfügbaren kleinsten bzw. gewählten Transistordesign bestimmt wird. Hierbei sind sowohl die Materialbeschaffenheit des Trägers, meist ein Silizium-Wafer, und der Dotierungen, als auch die eingesetzte Lithographietechnik und damit die erforderlichen Fertigungsparameter wie etwa Luftreinheit und Ähnliches bis hin zur momentanen Verfügbarkeit von Fabrikkapazitäten wichtig. Auch auf den Preis solcher Produktionsleistungen lässt sich daraus in der Regel zurückschließen.

Nicht zuletzt bestimmt die Strukturgröße, wie viele Transistoren auf einen Wafer passen (Transistordichte) und damit auch, wie viele einzelne (diskrete) Halbleiterchips typisch daraus gewonnen werden können. Zusammen mit dem logischen Design des Halbleiters ergibt sich also eine Zahl an Chips je Wafer, die maßgeblich in die Chipfläche und somit in den Preis eingeht. So besitzen beispielsweise NOR-Flashs technologiebedingt bei gleicher Strukturgröße geringere Speicherkapazitäten als NAND-Flashs, da ihre Speicherzellen mehr Transistoren und damit Platz auf dem Die erfordern.

(c) Frank Klemm in der Wikipedia auf Deutsch, CC BY-SA 3.0

Bei sogenannten Die-Shrinks geht es darum, die Strukturgröße unter Beibehaltung der Halbleiterfunktionalität gegen eine kleinere auszutauschen. Ein und dasselbe funktionale Design kann somit in mehreren verschiedenen Strukturgrößen produziert werden. Die kleineren Strukturen weisen oftmals eine ihrer Transistor-Technologie entsprechende geringere Verlustleistung im Ruhezustand und bei Schalthandlung auf, sodass die für Halbleiter typisch erreichbare maximale Taktrate bei kleineren Strukturen für gewöhnlich höher ist. Wird die Die-Größe dagegen beibehalten, dann ergeben sich Möglichkeiten zur Erweiterung von skalierbaren Einheiten, z. B. der Caches eines Prozessors.

Bei kleineren Strukturen muss der jeweilige Hersteller zunächst einige Schritte zur Prozessoptimierung unternehmen, um die bis dahin üblichen Ausbeuten wieder zu erreichen. Entsprechend ist ein Umstieg auf eine Technologie mit kleinerer Strukturgröße immer auch mit Kosten und Risiken verbunden. Es wird natürlich versucht, diese durch geeignete Forschungen und Erprobungen bereits im Vorfeld möglichst gering zu halten, um möglichst frühzeitig eine wirtschaftliche Effizienz zu erreichen.

Da die Form und Zusammenstellung (das Design) von Halbleiterelementen und -funktionsgruppen sich größtenteils nicht ändert, sondern nur die Herstellungstechnik, wird die Größe mitunter in Vielfachen der kleinsten Einheit angegeben. So ergibt sich beispielsweise für industrieübliche und optimierte Designs von Standardzellen folgende Angaben, die über die verschiedenen Technologieknoten weitgehend stabil sind: eine 6T-SRAM-Speicherzelle mit 135–150 F², eine 1T1C-DRAM-Speicherzelle mit ca. 6–50 F² und eine 1T-Flashzelle „NOR FLOTOX“ mit 10 F².^[3][4] Hingegen sinkt der reale Flächenbedarf (meist angegeben in Quadratmikrometer, µm²) mit der minimalen Strukturgröße der Fertigungstechnologie.

Die auf die MFS normierte Größenangabe bietet aber durchaus Vorteile, da so Designvarianten mit einem Referenzdesign verglichen werden können. So bieten einige Hersteller bei gleicher Fertigungstechnologie unterschiedliche SRAM-Varianten an, die sich dann im Flächenbedarf bezogen auf die minimale Strukturgröße der jeweiligen Fertigungstechnologie unterscheidet. Dies können andere Zelldesigns sein beispielsweise eine 12T- oder 8T- statt einer 6T-SRAM-Zelle (T steht hier für die Anzahl der verwendeten Transistoren) oder ein 6T-SRAM-Zelldesign^[5] wird für verschiedene Anwendungen optimiert (Platz, Zugriffszeit, Leckstrom usw.). Da dies meist in Verbindung mit größeren Abständen im Design verbunden ist, ist hier der Flächenbedarf entsprechend höher.

• Chris Mack: Fundamental principles of optical lithography. Wiley-Interscience, 2008, ISBN 978-0-470-01893-4, S. 9–11. 

• Klaus Peeck: Wettlauf um neue Lithografie-Techniken verschärft sich. heise-Verlag, 6. März 2001 (Bericht zur SPIE Microlithography conference mit Prognosen zur erwarteten Entwicklung – wurde durch die Realitäten bereits 2007 überholt).
• Jürgen Rink: Sematech nimmt Forschungszentrum für EUV-Lithografie-Lacke in Betrieb. heise-Verlag, 28. Januar 2006 (Lackentwicklung für Strukturgrößen bis 13,5 nm; Intel-EUV-Serienproduktion für 2009 geplant).

1. ↑ International Technology Roadmap for Semiconductors 2013. Process Integration, Devices and Structures. 2013, S. 18 (archive.org [PDF; abgerufen am 21. September 2014]). 
2. ↑ S. Narasimha u. a.: 22nm High-performance SOI technology featuring dual-embedded stressors, Epi-Plate High-K deep-trench embedded DRAM and self-aligned Via 15LM BEOL. In: Electron Devices Meeting (IEDM), 2012 IEEE International. 2012, S. 3.3.1–3.3.4, doi:10.1109/IEDM.2012.6478971. 
3. ↑ Dean A. Klein: The Future of Memory and Storage: Closing the Gaps Microsoft WinHEC 2007.
4. ↑ System Drivers. In: International Technology Roadmap for Semiconductors (ITRS). 2009 Update. 2009, Table SYSD4b Embedded Memory Requirements—Long-term, S. 24–25 (semiconductors.org [PDF; abgerufen am 13. November 2022]). 
5. ↑ M. Ishida, T. Kawakami, A. Tsuji, N. Kawamoto, M. Motoyoshi, N. Ouchi: A novel 6T-SRAM cell technology designed with rectangular patterns scalable beyond 0.18 /spl mu/m generation and desirable for ultra high speed operation. In: International Electron Devices Meeting 1998. Technical Digest (Cat. No.98CH36217). 1998, S. 201–204, doi:10.1109/IEDM.1998.746322.