Silicon-on-Insulator

Der englische Begriff Silicon-on-Insulator (SOI, deutsch »Silizium auf einem Isolator«) bezeichnet einen speziellen Isolierschicht-Feldeffekttransistor, bei dem eine dünne Siliziumschicht (SOI) durch eine isolierende Schicht (meist buried-oxide, BOX, dt. »vergrabenes Oxid«, genannt) vom Silizium-Substrat getrennt ist. Dieser Aufbau ermöglicht kürzere Schaltzeiten und geringere Leistungsaufnahmen, besonders bezüglich der Leckströme. Außerdem ergibt sich eine verringerte Empfindlichkeit gegenüber ionisierender Strahlung.

Hintergrund und Industrieanforderungen

Schematischer Aufbau eines CMOS-Chips in den 2000ern (Ausschnitt). Im Fertigungsabschnitt FEOL ist u. a. die Darstellung der SOI-Technik zu sehen.

Die Entwicklung von Mikroelektronik-Produkten ist getrieben durch eine stetige Erhöhung der Berechnungsleistung. Dies wird vor allem durch die Verkleinerung der Transistor-Strukturen erreicht, mit der zum einen mehr Bauelemente auf gleicher Fläche realisiert werden können, zum andern diese Bauelemente aber weniger elektrische Leistung benötigen und höhere Schaltfrequenzen ermöglichen. Mit zunehmender Verkleinerung und Erhöhung der Komplexität, vgl. mooresches Gesetz, stößt die Fertigung immer wieder auf natürliche und technische Grenzen, die unter anderem mit neuen Techniken kompensiert werden können. Im Vergleich zu konventionellen CMOS-Transistoren in Bulk-Planartechnik werden mit der SOI-Technik bei vergleichbaren Fertigungsmethoden (vgl. Halbleitertechnik) verschiedene Vorteile für neue bzw. bessere Produkte bestimmter Anwendungen verbunden, die teilweise sogar mit FinFET-Technik vergleichbar sind:[1]

  • geringere elektrische Leistungsaufnahme (30–40 % bei gleicher Rechenleistung) unter anderem durch:
    • geringere Schwellspannungen, z. B. durch geringeren DIBL-Effekt
    • geringere Leckströme zum Substrat (Nutzung einer Isolationsschicht statt einer p-n-Übergang-Isolation)
  • höhere Rechenleistung bzw. Schaltgeschwindigkeit bei vergleichbarer Leistungsaufnahme
    • geringere parasitäre elektrische Kapazität aufgrund der Isolation vom Bulk-Silizium (Verringerung der zum Schalten benötigten Ladungen)
    • Nutzung von „back/body biasing“[2]
  • höhere Zuverlässigkeit und inhärente Strahlungshärtung (Verringerung der Soft-Error-Rate um Faktor 10) auch bei höheren Temperaturen und kein Auftreten des Latch-up-Effekts aufgrund der vollständigen Isolierung der n- und p-Wannen-Strukturen
  • Verringerung der Komplexität und Variation
    • geringere Anforderungen an die Bauelement-Isolation (vgl. Grabenisolation)
    • keine Body- oder Well-Taps werden benötigt
    • vereinfachte Integration von Digital-, Analog- und Hochfrequenz-Komponenten bei System-on-a-Chip-Produkten (SoCs)
  • geringerer Gütefaktor bei Hochfrequenz-Anwendungen

Aus Sicht der Fertigung sind SOI-Substrate mit den meisten konventionellen Fertigungsprozessen der Bulk-Planartechnik kompatibel. Das bedeutet, dass bei Kauf der SOI-Substrate für die Fertigung von SOI-Produkten keine speziellen Anlagen oder ein Umrüsten einer bestehenden Halbleiterfabrik notwendig sind. Herausforderungen können sich jedoch im Bereich der elektrischen und optischen Messtechnik ergeben, da die vergrabene Oxidschicht zu berücksichtigen ist. Des Weiteren sind die Kosten der SOI-Substrate – je nach Anforderungen für die Variation der SOI-Dicke – höher als die Kosten (normaler) epitaxierter Bulk-Substrate. Diese Kosten sollen schätzungsweise 10–15 % der gesamten Herstellungskosten betragen.[3]

Varianten

SOI-Transistoren können hinsichtlich ihrer Betriebsweise in zwei Typen eingeteilt werden: fully-depleted (FD, dt. »vollständig verarmt«) und partially-depleted (PD, dt. »teilweise verarmt«). Der Aufbau beider Typen unterscheidet sich im Wesentlichen in der Dicke der SOI-Schicht. PD-SOI-Transistoren weisen generell eine dickere SOI-Schicht auf, die im unteren Bereich nicht verarmt ist. Hingegen ist bei FD-SOI-Transistoren die SOI-Schicht ausreichend dünn, um über die Gate-Spannung vollständig verarmt zu werden. Dies bietet weitere Vorteile, wie eine geringere Schwellspannung, geringere Leckströme und ein reduzierter Hystereseeffekt (Floating-Body-Effekt).

Geschichte

Die SOI-Technik wurde 1963 bei North American Aviation (heute Boeing) entwickelt. Erste Anwendungen mit allgemeiner Verfügbarkeit waren z. B. die CDP-1802-CPU von RCA sowie CPU der HP-41-Serie von Hewlett Packard.[4] IBM setzte 1998[5] bei der Produktion von PowerPC-Chips ein, AMD ab 2003 für die AMD-K8-Architektur.[6] Hierbei handelte es sich um PD-SOI-Transistoren, erste FD-SOI-Transistoren wurden erstmals 2002 von Oki Electric Industry (heute Lapis Semiconductor) als Teil von Casios G-Shock-Uhren kommerziell vertrieben.[7] Okis-Architektur benötigte allerdings keine sehr dünne SOI-Schicht mit Schichtdicken im Bereich eines Viertels bis Drittels der Gate-Länge, wie sie für heutige FD-SOI-Schaltkreise für hohe Leistung genutzt werden. 2012 wurde der NovaThor-Prozessor von ST-Ericsson als erstes FD-SOI-Produkt angekündigt. Dieser nutzte STMicroelectronics 28-nm-FD-SOI-Technologie, die ST noch im selben Jahr mit eigener Fertigung anderen Kunden zur Verfügung stellte. Als erste große Halbleiterhersteller kündigten 2015 Globalfoundries die Entwicklung eines 22-nm-FD-SOI-Technologieknotens (22FDX[8]) bzw. Samsung die Entwicklung eines 28-nm-FD-SOI-Technologieknotens (28FDS[9]) auf Basis der 28-nm-FD-SOI-Technologie von STMicroelectronics an. Bereits 2016 folgte die Ankündigung des 12-nm-FD-SOI-Technologieknotens von Globalfoundries (12FDX), setzte die Entwicklung aber später für unbestimmte Zeit aus und konzentrierte sich auf die Diversifizierung seiner 22-nm-FD-SOI-Plattform.[10][11]

Wichtige Hersteller von Prozessoren mit SOI-Technik sind Globalfoundries, Freescale und IBM.[12] Die Branchenführer Intel und TSMC haben bislang keine Produkte in SOI-Technik vorgestellt.

Aufbau und Herstellung der SOI-Substrate

Schematischer Ablauf für die Herstellung von SOI-Wafer mittel Smart-Cut-Verfahren.

In der Literatur wird eine Vielzahl von Herstellungsverfahren für SOI-Wafern beschrieben.[13] Dazu zählen verschiedene Verfahren, die es ermöglichen, eine dünne Siliziumschicht auf einem Wafer aus isolierendem Material herzustellen, beispielsweise Saphir (vgl. Silicon-on-Sapphire). Für die späteren Transistoren werden in der Regel Schichten aus einkristallinem Silizium benötigt/bevorzugt; Hauptgründe sind die deutlich besseren elektrischen Eigenschaften. Da bei den meisten Beschichtungsverfahren jedoch keine einkristalline Siliziumschicht abgeschieden wird (Ausnahme sind entsprechende Epitaxieverfahren), umfassen die SOI-Fertigungstechniken auch Rekristallisationsschritte. Weitere Möglichkeiten SOI-Wafer herzustellen, sind Verfahren, die auf Ionenimplantation basieren (z. B. SIMOX) oder spezielle Schichttransfertechniken wie „Smart Cut“.

Bei der SIMOX-Technik (engl. separation by implanted oxygen) werden Sauerstoffionen in einen Silizium-Wafer eingebracht. Durch Ionenimplantation ist es möglich, die Tiefe (wenige 100 nm) und die Breite (ca. 50 nm) des Bereichs, in dem die Sauerstoffionen eingebracht werden, zu steuern. Um nun eine „vergrabene“ Siliziumdioxidschicht zu erzeugen, wird durch einen Hochtemperaturschritt der Kristall „ausgeheilt“, dabei reagiert der eingebrachte Sauerstoff (nach der Implantation hauptsächlich auf Zwischengitterplätzen) mit dem Silizium und bildet eine isolierende Schicht aus Siliziumdioxid. Ähnliche Techniken gibt es auch mit Stickstoff (engl. separation by implanted nitrogen, SIMNI) oder Kohlenstoff (engl. silicon carbide on insulator, SiCOI).

Das sogenannte „Smart-Cut“-Verfahren[14] basiert ebenfalls auf der Ionenimplantation und nutzt zusätzlich das Waferbonden. Bei diesem Verfahren werden zunächst Wasserstoffionen in einen zuvor oxidierten Siliziumwafer eingebracht. Im nächsten Schritt wird dann dieser Wafer mit einem weiteren noch nicht oxidierten Wafer verbunden („bonden“). Anschließend wird der erste Wafer im Implantationsbereich der Wasserstoffionen gespalten. Dies erfolgt üblicherweise bei Temperaturen um die 500 °C oder größer. Dabei wird in Zusammenhang mit den implantierten Wasserstoffionen eine mechanische Spannung im Wafer erzeugt, die diese Spaltung bewirken kann, und anschließend bis auf wenige Mikrometer abgedünnt.[15]

Anwendung in der Optik

Neben der bereits in der Einleitung erwähnten Anwendung als Substrat für stromsparende integrierte Schaltkreise bei einigen aktuellen Spitzenprodukten findet SOI auch in anderen Bereichen Anwendung. In der Optik ist SOI eine verbreitete Technik, um optische Komponenten zu integrieren.[16] Silizium ist bei Wellenlängen größer 1.100 nm transparent. Dadurch kann es bei gängigen Wellenlängen in der optischen Kommunikation als Lichtwellenleiter eingesetzt werden.[17] Silizium hat im nahen Infrarot einen Brechungsindex von etwa 3,5, wohingegen der Brechungsindex von Siliziumdioxid nur etwa 1,5 beträgt. Daher ist es möglich, in einer strukturierten Siliziumschicht einer SOI-Struktur durch Totalreflexion Licht zu führen. Heute werden unter anderem Wellenleiter, Koppler, Wellenlängenmultiplexer und Photodioden auf SOI-Wafern gefertigt.[18]

Literatur

  • Takayasu Sakurai, Akira Matsuzawa, Takakuni Douseki: Fully-Depleted SOI CMOS Circuits and Technology for Ultralow-Power Applications. Springer, New York/London 2006, ISBN 0-387-29217-9.
  • Jean-Pierre Colinge: Silicon-on-Insulator Technology: Materials to VLSI. Springer, 1991, ISBN 978-0-7923-9150-0.

Weblinks

Einzelnachweise

  1. ↑ Horacio Mendez: Silicon-on-Insulator – SOI technology and ecosystem – Emerging SOI applications. (PDF) (Nicht mehr online verfügbar.) 9. April 2009, archiviert vom Original am 1. Juli 2017; abgerufen am 22. Mai 2021.  Info: Der Archivlink wurde automatisch eingesetzt und noch nicht geprüft. Bitte prüfe Original- und Archivlink gemäß Anleitung und entferne dann diesen Hinweis.@1@2Vorlage:Webachiv/IABot/www.soiconsortium.org
  2. ↑ Back-biasing for FD-SOI – a simple way to meet power/performance targets. In: SOI Industry Consortium. 2. November 2013, abgerufen am 22. Mai 2021.
  3. ↑ IBM touts chipmaking technology. In: cnet.com. 29. März 2001, abgerufen am 22. April 2018.Vorlage:Cite web/temporär
  4. ↑ George Imthurn: The History of Silicon-on-Sapphire. (PDF 300 kB) (Nicht mehr online verfügbar.) Archiviert vom Original am 24. Juni 2012; abgerufen am 7. Oktober 2014 (englisch).  Info: Der Archivlink wurde automatisch eingesetzt und noch nicht geprüft. Bitte prüfe Original- und Archivlink gemäß Anleitung und entferne dann diesen Hinweis.@1@2Vorlage:Webachiv/IABot/www.psemi.com
  5. ↑ William O’Leary: IBM Advances Chip Technology With Breakthrough For Making Faster, More Efficient Semiconductors. 3. August 1998, abgerufen am 7. Oktober 2014 (englisch).
  6. ↑ Intel and Motorola/AMD's 130 nm processes to be revealed. Chip Architect, 7. November 2000, abgerufen am 7. Oktober 2014.
  7. ↑ Takayasu Sakurai, Akira Matsuzawa, Takakuni Douseki: Fully-Depleted SOI CMOS Circuits and Technology for Ultralow-Power Applications. Springer, New York/London 2006, ISBN 0-387-29217-9, S. 14.
  8. ↑ GLOBALFOUNDRIES stellt in Dresden weltweit erste 22 nm FD-SOI Technologie-Plattform vor. (PDF) Globalfoundries, 13. Juli 2015, abgerufen am 24. Oktober 2017.
  9. ↑ Peter Clarke: Samsung Running 28 nm FDSOI Chip Process. In: EETimes. Abgerufen am 24. Oktober 2017.
  10. ↑ GLOBALFOUNDRIES Extends FDXTM Roadmap with 12 nm FD-SOI Technology. Globalfoundries, 8. September 2016, abgerufen am 24. Oktober 2017.
  11. ↑ Globalfoundries extends 22 nm FDSOI, holds 12 nm. In: eeNews Europe. 28. September 2020, abgerufen am 22. Mai 2021.
  12. ↑ Christof Windeck: Globalfoundries entwickelt T-RAM mit. In: Heise-Online. 20. Mai 2009, abgerufen am 7. Januar 2014.
  13. ↑ Jean-Pierre Colinge: Silicon-on-Insulator Technology: Materials to VLSI. Springer Verlag, 1991, ISBN 978-0-7923-9150-0, S. 10ff.
  14. ↑ Patent US5374564A: Process for the production of thin semiconductor material films. Angemeldet am 15. September 1992, Erfinder: Michel Bruel.‌
  15. ↑ W. Schwarzenbach u. a.: Advanced FD-SOI and Beyond Low Temperature SmartCut™ Enables High Density 3-D SoC Applications. In: IEEE Journal of the Electron Devices Society. Band 7, 2019, S. 863–868, doi:10.1109/JEDS.2019.2916460.
  16. ↑ Patent US7574090: Semiconductor device using buried oxide layer as optical wave guides. Veröffentlicht am 15. November 2007, Erfinder: Yoshiaki Shimooka.‌
  17. ↑ Patent EP2469596: Leuchtmodul für eine Beleuchtungseinrichtung eines Kraftfahrzeugs mit auf einem Siliziumsubstrat angeordneten Halbleiterlichtquellen. Veröffentlicht am 27. Juni 2012, Erfinder: Martin Gottheil, Michael Hiegler.‌
  18. ↑ Paul Müllner: Fundamental Characteristics of the SOI Slot Waveguide Structure. (PDF 59 MB) 20. Dezember 2010, abgerufen am 7. Oktober 2014.

Auf dieser Seite verwendete Medien

Aufbau CMOS-Chip 2000er.svg
(c) Cepheiden, CC BY-SA 3.0
Beispielhafter schematischer Aufbau eines CMOS-Chips, wie er Anfang der 2000er verwendet wird. Dargestellt werden LDD-MISFETs auf einem SOI-Siliciumsubstrat, fünf Metallisierungsebenen und ein Lotkontakt für die Flip-Chip-Kontaktierung. Außerdem sind die Arbeitsabschnitte FEOL (front-end of line), BEOL (back-end of line) sowie das Teile vom back-end bzw. packaging gekennzeichnet.
Smart Cut SOI Wafer Manufacturing Schema.svg
(c) Cyferz in der Wikipedia auf Englisch, CC BY 2.5
I, the author of this drawing, distribute it under GFDL and Creative Commons. This is a schematic drawing of "Smart Cut" method of manufacturing Silicon on insulator wafer.