Advanced Boolean Equation Language

Die Advanced Boolean Equation Language (ABEL) ist eine heute kaum noch genutzte Hardwarebeschreibungssprache, die in der Digitaltechnik der 1980er und 1990er Jahre eingesetzt wurde, um einfache logische Schaltungen für Bausteine wie CPLDs (Complex Programmable Logic Devices) und für kleinere FPGAs (Field Programmable Gate Array) zu entwerfen. Die Beschreibung erfolgt mit booleschen Gleichungen, Wahrheitstafeln oder bedingten Zuweisungen. Bei Zustandsautomaten können die Zustandsübergänge als STATE_DIAGRAMM beschrieben werden. Während Verilog und VHDL ursprünglich nur für die Schaltungssimulation konzipiert wurden, lag das Augenmerk bei der Konzeption von ABEL auf der automatischen und sehr hardwarenahen Generierung von Programmierfiles für CPLDs.

ABEL wurde in den 1980er Jahren von der „Data I/O Corporation“ in Redmond (Washington) entwickelt. Nach einer Reihe von Verkäufen wird ABEL seit 1999 von Xilinx gepflegt.^[1] Heute wird ABEL nur noch wenig genutzt, da durch das Aufkommen leistungsfähiger Synthesetools abstraktere Beschreibungen wie zum Beispiel in VHDL automatisch in Gatterlisten umgesetzt werden können. Für Schaltungen, die aus mehreren Hunderttausenden Logikgattern bestehen, ist die manuelle Beschreibung mit logischen Gleichungen wie in ABEL nicht praktikabel. Aber auch bei kleineren Schaltungen findet ABEL kaum noch Anwendung, da die komplette Funktionalität mit heute üblichen Hardwaresprachen wie VHDL oder Verilog abgedeckt werden kann.

ABEL-Syntax

Programmaufbau

Ein Abelprogramm besteht aus verschiedenen Abschnitten, die durch entsprechende Schlüsselwörter (u. a. module, declarations, equations, truth_table, state_diagramm, test_vectors) eingeleitet werden. Pro Zeile sind maximal 150 Zeichen erlaubt. Alle Zeilen enden mit einem Semikolon.

Reservierte Schlüsselworte

Es gibt ca. 30 Schlüsselworte, die nicht frei verwendet werden dürfen (z. B. if, else, istype, buffer, com, when, then, truth_table, equations, u.a...)

Identifier (selbstdefinierte Signalbezeichner)

Identifier müssen mit einem Buchstaben oder Unterstrich beginnen und dürfen maximal 31 Zeichen lang sein. Identifier dürfen keine Sonderzeichen (außer ~ und _), Umlaute (ä, ö, ü) oder Leerzeichen enthalten. Identifier sind case-sensitiv!

Kommentare

Zur Auszeichnung von Kommentaren gibt es zwei Möglichkeiten.

Beginn und Ende mit " kennzeichnen
Beginn mit // - gilt bis Zeilenende, sinnvoll wenn Kommentar selbst " enthält

Konstanten (Auswahl)

.X. don't care Bedingung (z. B. im Abschnitt truth_table)
.C. vollständiger Takt: low-high-low (z. B. in test_vectors)
.K. vollständiger Takt high-low-high
.D. absteigende Taktflanke
.U. ansteigende Taktflanke

Operatoren

In ABEL gibt es 4 Gruppen von Operatoren: logische Operatoren, arithmetische Operatoren, Vergleichsoperatoren und Zuweisungsoperatoren.

Logische Operatoren sind: ! (NOT), & (AND), # (OR), $ (XOR), !$ (XNOR), << (Shift left) und >> (Shift right)
Arithmetische Operatoren sind + (Addition), − (Subtraktion oder Zweierkomplement), * (Multiplikation) und / (Division)
Die Vergleichsoperationen entsprechen der Syntax vieler Hochsprachen. Möglich sind ==, !=, <, <=, >, <=

Bei Zuweisungen werden kombinatorische Zuweisungen und Zuweisungen mit Speicher unterschieden:

= bei Ausgängen ohne Flipflop (und bei Ausgängen mit FF unter Verwendung von Dot-Extensions)
:= bei Ausgängen mit Flipflop

Dot-Extensions eines D-Flipflops in einem CPLD

Dot-Extensions

DOT-Extensions in ABEL sind ein wichtiges Hilfsmittel, um auf internen Signale der im CLPD enthaltenen D-Flipflops zuzugreifen. Die Abbildung zeigt die am häufigsten genutzten Dot-Extensions:

.OE schaltet den Tristate-Buffer
.D ist der Daten-Eingang des Flipflops
.CLK bezeichnet den Takt-Eingang des Flipflops
.AR bezeichnet den asynchronen Rücksetzeingang des Flipflops
.Q ist der Ausgang des Flipflops. Bei internen Flipflops (NODE) kann nur .Q genutzt werden.
.Pin ist das Signal am Ausgangspin. Durch Verwendung von .OE sind auch bidirektionale Busse möglich.

Weitere Dot-Extensions werden bausteinspezifisch direkt umgesetzt oder emuliert. So kann in einem CPLD, welches nur D-Flipflops enthält, mittels .J und .K oder .R und .S das Verhalten eines JK- oder RS-Flipflops nachgebildet werden. Wenn die internen Flipflops des CPLD kein asynchrones Setz-Signal (.AS) aufweisen, wird bei der Verwendung von .AS die Logik des Flipflops invertiert und stattdessen der asynchrone Rücksetzeingang .AR genutzt. Dabei kann .AR und .AS nicht gleichzeitig genutzt werden.

Beispiel Ampelschaltung in ABEL-HDL

Der folgende Quelltext stellt ein Programm zur einfachen Ampelschaltung dar, welches die Ampelphasen rot – rot/gelb – grün – gelb – rot – usw. durchläuft, solange ein High-Signal am Enable-Eingang anliegt.

MODULE trafficlight
TITLE 'trafficlight'
DECLARATIONS
// inputs
    clk    pin 11; // clock signal
    en     pin  9; // enable signal to start the traffic light
// nodes
    q0     node   istype 'reg';
    q1     node   istype 'reg';
// output
    red    pin 36 istype 'com'; // the red light
    yellow pin 42 istype 'com'; // the yellow light
    green  pin 39 istype 'com'; // the green light
EQUATIONS
    q0 := !q0 & !en;
    q1 := (q1 $ q0) & !en;
    q0.clk = clk;
    q1.clk = clk;
    red = q1;
    yellow = !q0;
    green = !(q1 & !q0);
TEST_VECTORS
           ([clk, en] -> [ red, yellow, green]);
@repeat 1  {[.C., 1] -> [.X., .X., .X.];}
@repeat 7  {[.C., 0] -> [.X., .X., .X.];}
@repeat 3  {[.C., 1] -> [.X., .X., .X.];}
@repeat 40 {[.C., 0] -> [.X., .X., .X.];}
END

Weblinks

University of Pennsylvania’s ABEL primer (Memento vom 7. Februar 2005 im Internet Archive) (englisch)
Xilinx ABEL Reference Guide

Einzelnachweise

↑ XILINX Completes Purchase Of Software Assets. (Memento vom 23. April 2000 im Internet Archive) Presseerklärung

[1] XILINX Completes Purchase Of Software Assets. (Memento vom 23. April 2000 im Internet Archive) Presseerklärung

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